挑戰(zhàn)1：串?dāng)_(Crosstalk)

DDR信號較多，走線較為密集，隨著信號速率的增加，傳輸線之間的串?dāng)_也會隨之增加。此外，DDR顆粒的引腳布局，往往多個(gè)信號附近只有一個(gè)GND引腳，這就使得這些信號需要共用同一個(gè)返回路徑，更加增加了相互干擾的風(fēng)險(xiǎn)。

在圖中不難發(fā)現(xiàn)，單一傳輸線之間的串?dāng)_都在-25dB以下，這個(gè)是相對不錯(cuò)的結(jié)果。然而，即使如此，在觀察眼圖時(shí)可以發(fā)現(xiàn)，串?dāng)_較為嚴(yán)重地減小了眼圖地張開程度。這就意味著，單獨(dú)從單一傳輸線的串?dāng)_角度上，并不能確切的得到串?dāng)_真實(shí)造成的影響，這給設(shè)計(jì)過程中，帶來了困難。

挑戰(zhàn)2：抖動(dòng)(Jitter)

除了串?dāng)_外，抖動(dòng)也是不能被忽視的問題。

在上圖可以看到，僅僅考慮隨機(jī)抖動(dòng)后，眼圖的時(shí)間裕量就減小47%（27ps）。這意味著，如果忽視了抖動(dòng)的影響，很容易對設(shè)計(jì)的質(zhì)量的評估過優(yōu)，最后造成實(shí)際產(chǎn)品的失敗。

挑戰(zhàn)3：碼間干擾(ISI)及均衡(Equation)

由于傳輸線的頻率選擇特性，頻率越高，傳輸線的插入損耗也會隨之增加，信號的衰減和碼間干擾的現(xiàn)象也會更加嚴(yán)重。

圖中傳輸線在1.2GHz時(shí)插損約在-10dB左右，而上升到3.2GHz后，插損達(dá)到了-30dB。對比眼圖可以發(fā)現(xiàn)，6.4Gbps時(shí)，由于ISI和衰減，眼圖已經(jīng)完全閉合。

為此，DDR5引入了可調(diào)增益以及判決反饋均衡器(DFE)，減小ISI對相鄰bit的影響，用以改善眼圖閉合的情況。